最近弄一个FPGA视频采集处理的设计，代码烧写到板上后，VGA显示无输出，于是我就用内置的逻辑分析仪来跟踪信号，出现编译无法通过，显示的错误是FPGA芯片的RAM已经用尽，我知道，内置的逻辑分析仪就是要占用FPGA 的RAM资源，这次我把板子断开，重新编译软件，竟然还是一样的问题，没办法，我就把工程文件夹下面的STP和MAP文件删除后，重新编译通过。

　　但是在pinplanner中出现了奇怪的现象：

如上图，出现了四个未分配引脚的PIN，网上一查，说是时序有问题，打开报告一看，还真是这个问题：

看来后一阶段要好好琢磨如何约束时序了